[1] Skew Mismatch: 3 quy tắc để làm chủ SI (toàn vẹn tín hiệu) trong thiết kế High-Speed PCB.

Hình 1: Miền thời gian và miền tần số của một tín hiệu xung vuông

SI- Signal Integrity (Toàn vẹn tín hiệu), về cơ bản các bạn kỹ sư muốn tín hiệu từ bên phát, IC truyền (Tx) truyền tới bên thu, IC nhận (Rx) nguyên vẹn nhất có thể, thì dưới góc nhìn miền tần số, các bạn cần đảm bảo truyền đi tất cả các thành phần tần số này, bao gồm thành phần tần số cơ bản và các hài harmonic bậc cao.

Tuy nhiên do Bandwidth của đường truyền là hữu hạn, các hài harmonic bậc cao sẽ bị chặn lại, suy hao lớn, nên về cơ bản tín hiệu nhận được bên thu không thể hoàn toàn nguyên vẹn như bên phát.

Các vấn đề cơ bản nhất bảo toàn tín hiệu highspeed này:

• Miền thời gian: eye diargam (rise time/ fall time/ overshoot/ undershoot..), skew miss match
• Miền tần số: Bandwidth required/ Phase delay/ suy hao/ phối hợp trở kháng (giảm return loss)/ coupling effect..

Giờ chúng ta hãy đi sâu vào từng vấn đề, vấn đề đầu tiên đề cập đến trong bài viết này là Skew miss match, Là gì?, do đâu? (các vấn đề khác sẽ nêu ở bài viết khác)

Bản chất của Skew Mismatch là sự chênh lệch về thời gian lan truyền (Propagation Delay Mismatch) của tín hiệu trên các đường dẫn lẽ ra phải đồng bộ.

• Trong miền thời gian (t): Nó thể hiện dưới dạng sai lệch thời điểm chuyển mạch (Timing Skew).
• Trong miền tần số (f): Nó thể hiện dưới dạng sự lệch pha (Phase Shift) giữa các sóng thành phần cấu thành nên tín hiệu.

Mô hình truyền từ IC truyền đến IC nhận, có sự tham gia của đường layout PCB Highspeed/ Như vậy cơ bản Skew miss match đến từ 3 nguồn này: IC truyền, IC nhận, PCB layout

Hình 2: Mô hình truyền data, clock tốc độ cao gồm IC Truyền, Transmission Line, IC nhận

1/ IC Truyền và IC nhận:

Hình 3: Mô hình wire bond và sơ đồ nguyên lý tương đương các phần tử ký sinh

Bản chất: Cùng một tín hiệu xuất phát từ tấm silicon (Die IC), nhưng đường dẫn vi mạch (Bond wires hoặc Bump/Rerouting layers) từ Die ra đến chân vật lý của chip (Pins/Balls) có chiều dài và hình dáng khác nhau.

Hệ quả: Điều này tạo ra các thông số điện cảm (L), điện dung (C), và điện trở (R) ký sinh hoàn toàn khác biệt cho từng chân (được đặc tả chi tiết trong các tham số [Package] của file mô phỏng IBIS). Hệ số ký sinh khác nhau làm thay đổi hằng số thời gian T = RC và hiệu ứng tải cảm, khiến hai tín hiệu output dù đồng pha tại Die nhưng lại lệch pha khi ra tới chân chip. >> Đến đây, nếu các bạn layout bên ngoài hai dây Diffrential matching length với nhau, tín hiệu đến IC nhận sẽ vẫn bị lệch phase. Do đó layout bên ngoài cần bù đắp, tính đến các thông số này của IC truyền và IC nhận.

2/ PCB layout:

Hình 4: Matching length for highspeed D+/D- trace

Bản chất: Do routing đường mạch trên phần mềm (Altium, Allegro…). Khi một dây phải đi đường vòng, bẻ cua hoặc né linh kiện nhiều hơn dây còn lại, chiều dài hình học của nó sẽ lớn hơn. Hiểu đơn giản là length miss match dẫn đến skew delay.

Hệ quả: Do vận tốc truyền tín hiệu trên mạch là hữu hạn, đường dài hơn sẽ tốn nhiều thời gian hơn để tới đích, gây ra hiện tượng lệch pha ở đầu thu của IC2. Tuy nhiên như đã phân tích ở trên, do hiệu ứng skew miss match từ IC packaging, nhiều khi kỹ sư cần chủ động tính toán sự miss match này.

3/ PCB matterial

Bản chất: Nhiều khi các bạn kỹ sư tính đến IC packaging rồi, cũng tính đến length missmatch rồi, đã đưa ra được thông số layout rồi, Nhưng vấn đề lại nằm ở vật liệu chế tạo PCB, thông thường các ứng dụng RF hay highspeed, yêu cầu vật liệu có hằng số điện môi Dk ổn định, và hằng số tổn hao Df thấp. Tuy nhiên nếu chọn vật liệu rẻ tiền như FR4, vốn không phải là một chất đồng nhất, mà được cấu tạo từ các bó sợi thủy tinh (hằng số điện môi cao, Dk~6) dệt lại với nhau và lấp đầy bằng nhựa resin (hằng số điện môi thấp, Dk~3).

Hệ quả: Nếu dây thứ nhất nằm đè lên bó sợi thủy tinh chặt, trong khi dây thứ hai nằm đè lên vùng chứa nhiều nhựa resin, hai dây sẽ nghiệm thấy hai hằng số điện môi hiệu dụng khác nhau hoàn toàn. Dẫn đến tính chất vật lý của hai đường layout khác nhau hoàn toàn, dù đã matching length, nhưng thực tế vẫn có delay missmatch.

Hình 5: PCB matterial không đồng nhất, ảnh hưởng tới routing đường highspeed

Vậy làm sao để giải quyết vấn đề Skew miss match này?

1/ Với vấn đề lệch từ IC truyền, IC nhận. Rõ ràng kỹ sư cần lưu tâm, để ý đến các thông số ký sinh này, tính toán đến IBIS trong quá trình mô phỏng, từ đó Bù chiều dài chủ động trên PCB: Sử dụng giá trị độ trễ trích xuất từ file IBIS nhập vào phần mềm Layout (như Altium, Allegro). Phần mềm sẽ tự động hiểu chân chip nào bị chậm hơn để điều chỉnh chiều dài đường mạch trên PCB tương ứng, đảm bảo tín hiệu đồng pha khi di chuyển trên bo mạch.

2/ Layout (Routing):

• Matching Length, (đi dây zigzag, bù chiều dài, giữ khoảng zigzag hợp lý).
• Đặt linh kiện đối xứng tuyệt đối (Symmetrical Placement): Với cặp vi sai, các linh kiện thụ động nối tiếp phải được đặt song song, có cùng kích thước và khoảng cách đối xứng so với hai đường mạch
• Cân bằng số lượng và vị trí Via (Via Matching): Nếu dây D+ đi qua bao nhiêu Via thì dây D- cũng phải đi qua bấy nhiêu Via. Các lỗ Via của cặp vi sai phải được đặt cạnh nhau để môi trường đất tham chiếu (Ground Reference) giống nhau.
• Triệt tiêu đoạn thừa lỗ khoan (Via Stubs): Sử dụng công nghệ Back-drilling (khoan bỏ phần đồng thừa không sử dụng của lỗ Via) hoặc dùng Blind/Buried Via (Via mù/ẩn) để loại bỏ điện dung ký sinh của đoạn stub, …

3/ Vật liệu PCB:

• Chọn vật liệu PCB phù hợp với ứng dụng highspeed.
• Không routing song song với hướng của các vật liệu sợi thủy tinh, resin

[Next] Các vấn đề khác về thiết kế mạch tốc độ cao sẽ được viết ở các bài tiếp theo, các bạn cùng trao đổi nhé

Open question cho các bài tiếp theo có thể là:

1/ Làm sao để đánh giá đường Highspeed này routing tốt hay chưa?

2/ Miền thời gian cần đánh giá các thông số gì, tại sao?

3/ Miền tần số cần đánh giá các thông số gì, tại sao?